平成１２年度未踏ソフトウェア創造事業


採択案件評価書

１．担当ＰＭ 　９．平木　敬
２．採択者氏名 　田中　清史　（東京大学大学院理学系研究科）
３．ﾌﾟﾛｼﾞｪｸﾄ実施管理組織 　株式会社三菱総合研究所
４．委託金支払額 　17,300,000円
５．テーマ名 　「実時間制御を支援する組み込み用ＲＩＳＣコアライブラリの開発」
６．関連Webサイトへのリンク
７．テーマ概要

実時間制御を高速に実現するためのＲＩＳＣプロセッサコアをＶＨＤＬを用いてオープンソースで実現し、コアの動作をＦＰＧＡを用いたブレッドボードモデルで実証する。

　開発するＲＩＳＣコアは、ＳＰＡＲＣ　アーキテクチャと互換性を保ち、ｇｃｃ等コンパイラを通した開発環境を得ることができる。実時間をサポートする機能として、コンテクストスイッチを高速化するためのマルチスレッド機能、キャッシュメモリを効率的に使用する拡張命令群をもつことを特徴としている。

　本申請の、平成１２年度末までの短期的な目標は、①　ＲＩＳＣコアのＶＨＤＬ記述を行うこと、②ＶＨＤＬから論理合成を行い、③ＦＰＧＡを利用したブレッドボード上で動作を検証することである。
８．採択理由

上記テーマは、下記観点から未踏ソフトウェア創造事業に適すると判断し、採択が適当であると判断した。

○ テーマ内容が本PMが取り扱う未踏ソフトウェア創造募集分野に合致する
○ 提案内容の基礎となる理論、技術やアイデアが明確である
○ 提案内容の実現方法、実施体制、スケジュールが具体的であり、妥当性がある
○ 提案内容は、提案者以外では達成困難である等、未踏ソフトウェアの範疇に含まれる


申請テーマの評価：


１．基礎となる理論、技術、アイデア


申請のソフトウェア（ＶＨＤＬ記述）の基礎技術は複数コンテクストをハードウェアで持つマルチスレッドアーキテクチャと、共有メモリシステム技術である。提案者は特に共有メモリ技術の研究開発に実績を持ち、国際学会、論文誌等において研究発表を行ってきている。


２．実現方法、実施体制、スケジュール


申請者は、大規模論理回路のＶＨＤＬによる記述、記述された論理回路のＦＰＧＡを用いた実証研究に実績を持ち、申請書に記述された実現方法は妥当と判断される。また、ＶＨＤＬ記述、回路合成を申請者個人が行い、ＦＰＧＡを用いたブレッドボードの開発に外注業者を用いる体制は、プロセッサコア開発の典型的な体制と考えられる。開発スケジュールに関して、１０月開発開始で３月修了はハードウェア生産にかかる期間を考慮するとかなりタイトであると考えられる。しかしながら、申請者の過去の実績を考慮すると達成は可能であると判断した。


３．提案者以外では達成困難である等、未踏ソフトウェアの範疇に含まれるか


実用に耐え得るプロセッサの論理回路を設計し、ＶＨＤＬ記述すること自身には提案者以外では達成困難である独自性は認められない。しかしながら、コンパチビリティを保ったままで実時間制御に適した拡張を行い、高速性を満足させるＶＨＤＬ記述を行い、ＦＰＧＡ上で実証することを達成できる開発者は殆ど皆無である。特に、コアがオープンソースであり、利用者による機能拡張が容易であるＲＩＳＣコアは未だ存在せず、開発の意義が大きいとともに、このレベルの開発を短期間で実現することは未踏ソフトウェアの範疇に含めて全く差し支えないと判断した。


申請者は、本開発以前の研究開発で、ＰＭと共著の論文を発表し、ＰＭが指導教官という立場で関わってきた。しかしながら、下記諸点から申請者は客観的にも非常に優れた開発能力を持つと共に、申請テーマは申請者独自のものであることを説明する。


１．オープンソースの　ＲＩＳＣコアで実用レベルに達しているものは、国内外を問わず，これまで開発されていないこと。特にコンパイラレベルでのコンパチビリティを持つプロセッサコア開発に関しては、申請者以外の研究開発者から出てくる可能性が、我が国においては殆どないこと。


２．実時間制御プロセッサの設計においては、制御対象とのメモリ共有とキャッシュメモリとの両立が大きな問題点となる。ハードウェアによる共有メモリ機構実現のための申請者の過去の実績と、本申請での基本設計は優れていると判断されること。


３．不採択案件は、いずれも提案者以外では達成困難であるという点を満たすことができず、本申請テーマと異なること。


なお、ＦＰＧＡで実装可能でコンパチビリティを保つコアの作成は、他研究開発者に対する大きなインパクトを持つことも、採択と判断した大きな理由である。


申請内容の持つ問題点：

１．実時間性保証のための考察と基本設計が不十分である。従って、実時間性のための貢献は、プロセッサが高速である点と、キャッシュメモリの機能拡張だけに限定されること

２．実時間性の実現はプロセッサ設計だけでは不可能であり、対応するソフトウェアとの協調が必要なこと。

３．ＦＰＧＡを実装手段とした場合における高速性の確保に対する考察が行われていないこと


コメント：

　１．本申請は、順調に開発が進めば、オープンソースのＲＩＳＣコアとして大きな価値をもつ

　２．平成１２年度での開発はスケジュール上困難であるが、実時間用システムソフトウェアとのコ・デザインが必要である

　３．ブレッドボードの完成状況、性能により来年度以降の取り組みを判断する
９．開発目的・目標


実時間制御を高速に実現するためのRISCプロセッサコアをVHDLを用いてオープンソースで実現し、コアの動作をFPGAを用いたブレッドボードモデルで実証する。

開発するRISCコアは、SPARCアーキテクチャと互換性を保ち、gcc等コンパイラを通した開発環境を得ることができる。実時間をサポートする機能として、コンテクストスイッチを高速化するためのマルチスレッド機能、キャッシュメモリを効率的に使用する拡張命令群をもつことを特徴としている。


本テーマの目標は、

・RISCコアのVHDL記述を行うこと、

・VHDLから論理合成を行い、

・FPGAを利用したブレッドボード上で動作を検証することである。


本ソフトウェア（VHDL記述）の基礎技術は複数コンテクストをハードウェアで持つマルチスレッドアーキテクチャと、共有メモリシステム技術である。

なお、本件については、採択に際して次の点を評価している。


・オープンソースの　ＲＩＳＣコアで実用レベルに達しているものは、国内外を問わず、これまで開発されていないこと。特にコンパイラレベルでのコンパチビリティを持つプロセッサコア開発に関しては、申請者以外の研究開発者から出てくる可能性が、我が国においては殆どないこと。

・実時間制御プロセッサの設計においては、制御対象とのメモリ共有とキャッシュメモリとの両立が大きな問題点となるが、ハードウェアによる共有メモリ機構実現のための申請者の過去の実績から、本申請での基本設計は優れていると判断されること。


なお、FPGAで実装可能でコンパチビリティを保つコアの作成は、他研究開発者に対する大きなインパクトを持つものであり、このことも目標の一つである。
１０．開発評価



（成果）

RISCプロセッサコアのVHDL記述が完成し、実際にシミュレーションを行い、正常に稼動することを確
認した。さらにVHDLで記述されたRISCプロセッサコアを、評価用プリント基板上に実装し、その性能を評
価することができた。コアは、構成を変えられる能力を持つため、一般的なIPとして十分使用に耐えるも
のと評価できる。

しかしながら、さらに詳細な評価を実施する必要があることから、平成１３年度以降に実施することが
必要と判断する。このことは、プロジェクトの当初より想定されていたことである。



（今後の課題）

プロジェクト当初から想定された問題点である、

（１）実時間性保証のための考察と基本設計が不十分である。従って、実時間性のための貢献は、プロ
セッサが高速である点と、キャッシュメモリの機能拡張だけに限定されること、

（２）実時間性の実現はプロセッサ設計だけでは不可能であり、対応するソフトウェアとの協調が必要な
こと、

（３）ＦＰＧＡを実装手段とした場合における高速性の確保に対する考察が行われていないこと、

に関する成果は、十分な深度に達していないと考えられる。各々の項目について半年以上の研究開発
期間が必要であることから、平成１３年度以降でのプロジェクト継続が必要と考えている。