Viterbi decoder を使用している通信装置の速度向上とデータ速度の余力と、アーキテクチャの汎用性を生かして、高速通信コプロセッサを実現し、高速な通信装置をプログラマブルにしようとする研究である。本提案では非同期処理の考え方を採用してViterbi decoder のクリティカル・パスを短縮し、データ速度を数倍に高速化するもの。また、このViterbi decoder のアーキテクチャは汎用性が高いので、それを生かして、Reed-Solomon 符号の誤り訂正装置やＲＳＡ暗号のなどの公開鍵暗号も実装することも狙っている。
この高速通信コプロセッサを利用すると、通信装置の開発期間を短縮したり、通信装置のコストパフォーマンスを改善できるだけでなく、これまで考えられなかった新しい通信サービスを開拓することも期待できる。
デジタル衛星ＴＶなどではViterbi decoderの処理速度がボトルネックになっている。本提案は非同期処理の考え方を取り入れてViterbi decoderのクリティカル・パスを短縮してデータ処理を高速化しようとするものである。
この技術によりViterbi docoderを使用している通信装置の速度を改善するだけでなく、データ速度の余力をいかして高速通信コプロセッサを実現しようとする狙いが面白い。ますますの高速性が要請されるこれからの高速通信時代への面白いチャレンジであると考える。
従来は衛星通信等で使われてきた強力な誤り訂正方式Viterbi Decoder が、ディジタルTVの受信機などでも広く活用されるようになってきたが、膨大な演算量・演算回路を必要とするので、回路規模への制約が厳しいフィールド・プログラマブル・ゲートアレイ（FPGA）や、消費電力への制約が厳しい携帯機器に搭載することは困難であった。
上記問題を解決するために本プロジェクトでは、非同期処理の考え方をアルゴリズム・レベルで取り入れた新しい高速Viterbi Decoderを提案するとともに、そのVHDL記述を開発し、性能を確認したものである。
その結果、高速Viterbi Decoder が、従来のViterbi Decoderとほぼ等しい符号化利得を達成することを確認した。また、新しいViterbi Decoderが、従来のViterbi Decoder に比べて極めて高速であり、FPGA（フィールド・プログラマブル・ゲートアレイ）においても、50MHz以上の速度で動作することを確認した。
なお、将来への挑戦として島田氏は本プロジェクトによって完成された新しい高速Viterbi Decoderを利用することにより、高速通信コプロセッサが実現できるとする。この高速通信コプロセッサは、消費電力の制約が厳しい携帯機器に搭載できるという利点だけでなく、処理速度の余力を生かして無線通信装置をプログラマブルにできるという利点も持つという。このため、この高速通信コプロセッサには、FPGA用のIPコアとしての需要や、新しい携帯機器のキー・デバイスとしての需要が期待されるので着実な事業化の進展を期待する
図１：ビット誤り率特性